Xilinx.Virtex4.UCF.karma--; fdlibm.lvalue.karma--;

ブツの製品検査の為にVirtex4が四つほど載っているボードのテスト用ファームウェアをムニャる．
[Poking Virtex4 x4 board w/ its firmware for inspection.]

ボードは全部で8枚，Virtex4が1個あたり800~900本ほど最上位層のVHDL entityから物理配線
制約を課すUCFなファイルを生成，と言うか改造．
今回使用するブツは改版後のモノで，改版前のUCFなファイルをあちこち修正する必要があった．
40ページの改版前の回路図と改版後の回路図と12時間ほど格闘．
で，やっと内部配線のチェックが出来るくらいまで修正した． :)
[Planning to use 4 boards for t3h B2. Each Virtex4's top VHDL entity has about
800 ~ 900 bits signal. So I'd have to modify the previous UCF file to constrain
physical pin assign. Gazing previous and current schematics which has A4 x40 in
about 12 hours. Finally, IT JUST WORKS(tm). :) But it's only for internal
connections inspection ATM.]

fdlibmを引き続きムニャっている．
[Poking fdlibm, as well.]

#if __BYTE_ORDER == __LITTLE_ENDIAN
 #define __HI(x) *(1 + (int*)&x)
#elif __BYTE_ORDER == __BIG_ENDIAN
 #define __HI(x) *(int*)&x
#endif

...

double z;
__HI(z) ^= 0x80000000;

...

コイツぁ，ひどいlvalueですね． ;p
こんなのを見た時はコイツを引用したくなる． :DDD
[ZOMG, how nice lvalue abusing... ;p
Well, this nice pic is kinda my feeling. :DDD]